IT之家 11 月 13 日音书，科技媒体 techpowerup 昨日（11 月 12 日）发布博文，报说念称 AMD 晓谕第二代 Versal Premium 系列自适合 SoC 平台，将成为 FPGA 行业首款在硬 IP 中禁受 CXL3.1 与 PCIe Gen6 并扶持 LPDDR5 存储器的器件。
高速数据造访与处理
第二代 Versal Premium 系列自适合 SoC 平台通过扶持业界最快的主机接口 CXL 3.1 和 PCIe Gen 6，完了了业界最初的高带宽主机 CPU 与加快器的衔接。
与扶持 PCIe Gen 4 或 Gen 5 的 FPGA 比较，PCIe Gen 6 能提供 2 至 4 倍的线速率，而启动 PCIe Gen 6 的 CXL 3.1 在一样时延下则能提供使用 CXL 2.1 器件的双倍带宽，以及增强的架构和一致性功能。
提高存储器带宽及讹诈率
第二代 AMD Versal Premium 系列自适合 SoC 能以致高 8533 Mb/s 的最快速 LPDDR5 存储器衔接加快存储器带宽，带来更快速的数据传输和及时反映。与禁受 LPDDR4/5 存储器的同类器件比较，这种超快的增强型 DDR 存储器可将主机衔接速率莳植至高 2.7 倍。
与 CXL 存储器彭胀模块进行衔接可使总带宽较之单独使用 LPDDR5X 存储器逾越至多 2.7 倍。
因此，第二代 Versal Premium 系列允许为多个加快器完了可彭胀的内存池和彭胀，进而优化存储器讹诈率并增多带宽和容量。
通过为多个器件动态分派内存池，第二代 Versal Premium 系列自适合 SoC 旨在提高多头单逻辑器件（ MH-SLD ）的存储器讹诈率，使其无需架构或交换机即可启动，同期扶持至多两个 CXL 主机。
加强数据安全
增强的安全功能有助于第二代 Versal Premium 系列在传输和静神情态下均可快速、安全地传输数据。其是业界首款在硬 IP 中提供集成 PCIe® 完竣性和数据加密（ IDE ）扶持的 FPGA 器件 6。
CXL 3.1 和 LPDDR5X 内存的连结，有助于知足对及时处理和存储日益增长的需求。AMD 自适合与镶嵌式缠绵集团高档副总裁 Salil Raje 暗意，该平台将匡助客户提高系统微辞量和内存资源的讹诈率，从而完了更高的性能。
IT之家简要先容下本文中出现的私知名词：
现场可编程逻辑门阵列（FPGA）
FPGA（）是一种半导体集成电路，想象者不错在现场对其逻辑电路进行编程和确立。
FPGA 允许用户在硬件层面上进行编程，能凭据需要调动其功能和结构；FPGA 频繁具有较低的功耗，合适于对能效有严格条款的应用场景。
CXL 3.1
Compute Express Link（CXL）是一种绽开表率的高速互连工夫，旨在为当代数据中心提供高效的缠绵和存储处置决议。
CXL 3.1 扶持高达 64 GT/s 的数据传输速率，引入了信得过安全契约（TSP），扶持基于捏造化的信得过实施环境（TEE），以便于处理机密缠绵使命负载。
PCIe Gen 6
PCIe Gen 6（PCI Express 6.0）是最新发布的 PCIe 表率，传输速率达到 64 GT/s，确实是 PCIe 5.0（32 GT/s）的两倍。
PCIe 6.0 引入了 PAM-4（脉冲幅度调制 4）工夫，这种工夫通过在每个信号周期内传输更多的数据位，进一步提高了数据传输成果。
PCIe 6.0 特地合适于数据中心、东说念主工智能（AI）、机器学习（ML）和高性能缠绵（HPC）等畛域。
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